Câu 1
Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));có chức năng:
Đáp án và lời giải
Đáp án: A
200+ Trắc nghiệm Thiết kế vi mạch (có đáp án)
Xem trước: đọc nhanh mọi câu dạng chữ, chưa tính giờ, chưa hiện đáp án.
Luyện tập: chọn đáp án là biết đúng sai ngay, kèm lời giải.
Thi thử: nộp bài mới chấm điểm và hiện lời giải.
Luyện tập: chọn đáp án là biết đúng sai ngay, kèm lời giải.
Thi thử: nộp bài mới chấm điểm và hiện lời giải.
Câu 2
.Trong VHDL thì các chú thích nằm sau:
Đáp án và lời giải
Đáp án: D
Câu 3
.Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));thì:
Đáp án và lời giải
Đáp án: B
Câu 4
Trong VHDL thì loại dữ liệu đã được định nghĩa gồm:
Đáp án và lời giải
Đáp án: B
Câu 5
Trong VHDL thì toán tử quan hệ (so sánh) thì kết quả trả về dạng:
Đáp án và lời giải
Đáp án: C
Câu 6
.Trong VHDL thì loại dữ liệu integer dùng bao nhiêu bit:
Đáp án và lời giải
Đáp án: B
Câu 7
Trong VHDL thì lệnh a <= ((7|5) => '1', 6|4|3|2|1|0=>'0'); có chức năng:
Đáp án và lời giải
Đáp án: C
Câu 8
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Đáp án và lời giải
Đáp án: B
Câu 9
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Câu hỏi 9.Trong VHDL thì các trạng thái nào của loại dữ liệu std_logic là tổng hợp được:
Đáp án và lời giải
Đáp án: B
Câu 10
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Câu hỏi 10.Trong VHDL thì trạng thái Z của loại dữ liệu std_logic có nghĩa là:
Đáp án và lời giải
Đáp án: B
Câu 11
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Câu hỏi 11.Trong VHDL thì loại dữ liệu signed và unsigned của gói numeric_std có chức năng:
Đáp án và lời giải
Đáp án: B
Câu 12
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Câu hỏi 12.Trong VHDL thì toán tử logic có:
Đáp án và lời giải
Đáp án: B
Câu 13
Trong VHDL thì lệnh s3 <= std_logic_vector(u3);có chức năng:
Đáp án và lời giải
Đáp án: B
Câu 14
Trong VHDL thì lệnh gán cho biến dùng ký hiệu:
Đáp án và lời giải
Đáp án: D
Câu 15
Trong VHDL thì biến (variable):
Đáp án và lời giải
Đáp án: A
Câu 16
Trong VHDL thì loại dữ liệu Boolean chứa các giá trị:
Đáp án và lời giải
Đáp án: B
Câu 17
Trong VHDL thì lệnh a <= (7|5=>'1', others=> '0');có chức năng:
Đáp án và lời giải
Đáp án: D
Câu 18
.Trong VHDL thì tín hiệu signal được xem là:
Đáp án và lời giải
Đáp án: C
Câu 19
Trong VHDL thì loại dữ liệu bit_vector có nghĩa là:
Đáp án và lời giải
Đáp án: B
Câu 20
Trong VHDL thì toán tử quan hệ (so sánh) có:
Đáp án và lời giải
Đáp án: B
Câu 21
.Trong VHDL thì toán tử nào thực hiện nối hai dữ liệu với nhau:
Đáp án và lời giải
Đáp án: B
Câu 22
Trong VHDL thì trạng thái '-' của loại dữ liệu std_logic có nghĩa là:
Đáp án và lời giải
Đáp án: A
Câu 23
Trong VHDL thì loại dữ liệu std_logic có:
Đáp án và lời giải
Đáp án: D
Câu 24
.Trong VHDL thì toán tử nào thực hiện and hai dữ liệu với nhau:
Đáp án và lời giải
Đáp án: C
Câu 25
Trong VHDL thì loại dữ liệu bit chứa các giá trị:
Đáp án và lời giải
Đáp án: C
Câu 26
Trong VHDL thì khai báo hằng số:
Đáp án và lời giải
Đáp án: D
Câu 27
Một chương trình VHDL thì thường được chia thành bao nhiêu đơn vị thiết kế:
Đáp án và lời giải
Đáp án: B
Câu 28
Trong VHDL thì biến (variable) được xem là:
Đáp án và lời giải
Đáp án: C